IC Compiler

工具概述

定位与起源

定位与起源：IC Compiler(ICC)是Synopsys的物理设计平台——完成从门级网表到GDSII的完整物理实现流程：布局(placement)、时钟树综合(CTS)、布线(routing)、优化(optimization)。ICC于2005年发布——整合了Synopsys此前收购的多项技术——是物理设计领域的标准工具之一。

ICC的核心价值：将综合后的门级网表"画"到芯片的硅平面上——决定每个标准单元的(x,y)坐标、每根连线的金属层和走线路径——同时满足时序、面积、功耗、可制造性的全部约束。

核心技术

时序驱动的布局：ICC在placement时预估线延迟——将关键路径上的cell放得近——减少线延迟。placement密度在70-80%最优——太高→congestion→线延迟反而增加。

CCD(并发时钟数据优化)：ICC可以在优化数据路径时同时调整时钟延迟——自动分配useful skew——比传统"先CTS后数据优化"的流程在WNS上改善20-50ps。

多corner优化(MCMM)：ICC在多个PVT corner下同时优化——setup corner负责性能——hold corner负责功能正确——保证全corner时序收敛。

ECO友好设计：ICC支持增量ECO——只改动violation附近的cell——不影响已有时序收敛的区域。支持spare cell管理和自动ECO布线。

主要功能

* Floorplanning：放置macro/IO/blockage——定义标准单元区域——规划电源网格。 * Placement：标准单元全局布局+legalization(消除overlap)。 * CTS：构建时钟树——buffer插入——skew优化。 * Routing：全局布线+详细布线——天线规则修复——DFM优化。 * ECO：时序/功能ECO——增量placement+增量布线——等价性检查。

实战案例

• 某GPU用ICC CCD救局：传统流程WNS=-30ps修3轮ECO。开CCD→自动给8条关键路径加5-15ps useful skew→WNS=+5ps hold全clean。

• Congestion调控：某设计placement密度85%→布线后局部WNS=-80ps。降密度到78%→WNS=-5ps。

• MCMM优化：某SoC有32个PVT corner——ICC MCMM一次优化全部满足——单corner优化则需要32次迭代。

常见误区

误区一：ICC=按个按钮就行。 ICC做局部优化——全局决策(macro位置/电源网格密度/CTS拓扑)必须由工程师决定。

误区二：placement密度越高越好。 85%以上→congestion→线延迟增大→WNS恶化。最优密度70-80%。

误区三：ICC和ICC II是一样的。 ICC II是完全重写的新一代引擎——基于Fusion数据模型——ICC是上一代产品。新项目应选用ICC II或Fusion Compiler。

版本演进